Za HPC tehnologiju pakiranja čipova, TSMC je u lipnju 2019. u lipnju 2019. godine predložio novi vrhunski SoIC (SystemonIntegratedChips) 3D tehnički papir za pakiranje na simpoziju VLSI o tehnologiji i krugovima (2019SymposiaonVLSITechnologies & Circuits); poboljšati ukupnu brzinu rada između CPU / GPU procesora i memorije.
Sve u svemu, očekuje se da će se proširiti tehnologijom pakiranja SoIC-a, i kao novo rješenje za TSMC-ovo napredno pakiranje u pozadini INFO (Integrated Fan-out) i CoWoS (Chipon Waferon supstrat).
3D pakiranje uspješno poboljšava produktivnost HPC-a vertikalnim načinom slaganja i minijaturnim volumenom
Zbog proboja tehnologije razvoja poluvodiča i smanjenja veličine komponenata, razvoj HPC pakiranja čipova mora uzeti u obzir volumen potreban za pakiranje i poboljšanje performansi čipova. Stoga je budući razvojni razvoj HPC tehnologije pakiranja čipa dodatak postojećem tipu ventilatora. Pored paketa na razini vafla (FOWLP) i 2.5D paketa, cilj će biti i razvoj teže tehnologije za 3D pakiranje.
Takozvana 3D tehnologija pakiranja uglavnom je za poboljšanje računalne brzine i sposobnosti AI-jevog HPC čipa, pokušavajući integrirati HBM memoriju velike propusnosti i CPU / GPU / FPGA / NPU procesore sa TSV (Siliary Perforation) vrhunskom tehnologijom. Istovremeno, njih su dva vertikalno složena kako bi se smanjili međusobno prijenosni put, ubrzala obrada i radna brzina i poboljšala radna učinkovitost cjelokupnog HPC čipa.
TSMC i Intel aktivno uvode 3D ambalažu, što će dovesti do toga da se postrojenje za pakiranje i testiranje OEM-a nastavi
Prema trenutnoj tehnologiji 3D pakiranja, budući da procesor i memorija u HPC čipu moraju biti vertikalno slagani, trošak razvoja puno je veći od ostalih dviju tehnologija paketa (FOWLP, 2.5D paket), a poteškoće u procesu su složenije , Prinos gotovog proizvoda je nizak.
Trenutno su najavljena najnovija dostignuća 3D tehnologije pakiranja. U ovoj je fazi, pored vodećeg proizvođača za proizvodnju poluvodiča, TSMC najaktivniji. Najavio je da se očekuje uvođenje 3D tehnologija pakiranja poput SoIC i WoW (WaferonWafer) 2020. godine, te IDM OEM Intel. Predlaže i 3D koncept pakiranja tvrtke Foveros, koji će se suočiti s tržištem pakiranja sljedećih procesora i HPC čipova u drugoj polovici 2019. godine.
Budući da proizvođači ljevaonice poluvodiča i IDM postrojenja nastavljaju ulagati u resurse za istraživanje i razvoj 3D tehnologije pakiranja, oni će također voditi novi val 3D tehnologije pakiranja i testiranja. Vjeruje se da će OEM tvornice za pakiranje i testiranje (kao što su ASE, Amkor itd.) Također pojačati svoje napore. Trend razvoja ove valne 3D tehnologije pakiranja.